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Systembus

Dies ist eine Mindmap über Systembusse. Die Hauptinhalte umfassen: Buskommunikationssteuerung, Busstruktur, Busklassifizierung, Bussteuerung, Buseigenschaften und Buskonzepte.

Bearbeitet um 2024-10-27 10:47:50

_OwenPK

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Systembus

_OwenPK

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Systembus

Buskonzept

Der Bus besteht tatsächlich aus vielen Übertragungsleitungen und Kanälen. Jede Leitung kann Bit für Bit übertragen. Eine Folge von Binärcodes kann innerhalb eines Zeitraums einzeln übertragen werden.

Busstruktur

CPU-zentrierte Einzelbus-Architektur

Vorteile: Verschiedene E/A-Geräte werden über die E/A-Schnittstelle an den E/A-Bus angeschlossen, was das Hinzufügen und Löschen von Geräten erleichtert.

Nachteile: Diese Struktur belegt immer noch die CPU, wenn das E/A-Gerät Informationen mit dem Hauptspeicher austauscht, und beeinträchtigt daher auch die Arbeitseffizienz der CPU.

Einzelbusstruktur

Vorteile: Wenn das E/A-Gerät Informationen mit dem Hauptspeicher austauscht, hat dies grundsätzlich keinen Einfluss auf die CPU-Arbeit und die CPU kann weiterhin Vorgänge verarbeiten, die nicht auf Speicher oder E/A-Geräte zugreifen. Dadurch wird die Effizienz der CPU verbessert

Nachteile: Es gibt nur einen Bussatz. Wenn jede Komponente zu einem bestimmten Zeitpunkt den Bus belegen möchte, kommt es zu Konflikten.

Speicherzentrierte Dual-Bus-Architektur

Vorteile: Auf der Grundlage des einzelnen Busses wird ein Bus zwischen der CPU und dem Hauptspeicher eröffnet, der als Speicherbus bezeichnet wird. Diese Busgruppe hat eine hohe Geschwindigkeit und wird nur zur Übertragung von Informationen zwischen dem Hauptspeicher und der CPU verwendet. Dies verbessert nicht nur die Übertragungseffizienz, verringert die Belastung des Systembusses und behält die Funktion des Informationsaustauschs zwischen E/A-Geräten und Speicher bei, ohne die CPU zu durchlaufen.

Nachteil: Beim Informationsaustausch kann es zu Konflikten kommen

Dual-Bus-Struktur

Das Merkmal der Dual-Bus-Struktur besteht darin, die E/A-Geräte mit niedrigerer Geschwindigkeit vom Einzelbus zu trennen, um eine Struktur zu bilden, in der der Speicherbus und der E/A-Bus getrennt sind und sich die Reaktionsgeschwindigkeit geändert hat.

Struktur mit drei Bussen

Der untergeordnete Speicherbus wird für die Übertragung zwischen CPU und Speicher verwendet. Der DMA-Bus dient zum direkten Austausch von Informationen zwischen Hochgeschwindigkeits-E/A-Geräten und Speicher. Von den drei Leitungsstrukturen kann immer nur ein Bus verwendet werden. Der Speicherbus und der DNA-Bus können nicht gleichzeitig auf die Komponenten zugreifen. Der E/A-Bus kann nur verwendet werden, wenn die CPU E/A-Anweisungen ausführt.

Klassifizierung von Bussen

Je nach Datenübertragungsmethode

Paralleler Übertragungsbus

serieller Übertragungsbus

Nach Übertragungsbreite

8-Bit-Übertragungsbus

16-Bit-Übertragungsbus

32-Bit-Übertragungsbus

Je nach Nutzungsumfang

Peripheriebus

Mess- und Steuerbus

Netzwerkkommunikationsbus

Unterschiede je nach Anschlussteilen

On-Chip-Bus

Systembus

Kommunikationsbus

Je nach Systembus werden unterschiedliche Informationen übertragen

Datenbus

Adressbus

Steuerbus

Buseigenschaften

Busleistung

①Busbreite: Bezieht sich normalerweise auf die Anzahl der Datenbusse, ausgedrückt in Bits, z. B. 8 Bit, 16 Bit, 32 Bit, 64 Bit (d. h. 8, 16, 32, 64).

②Busbandbreite: Unter Busbandbreite versteht man die Datenübertragungsrate des Busses, also die Anzahl der pro Zeiteinheit auf dem Bus übertragenen Datenbits Die verfügbare Einheit ist MBps (Megabyte pro Sekunde Express). Wenn die Busbetriebsfrequenz beispielsweise 33 MHz und die Busbreite 32 Bit (4B) beträgt, beträgt die Busbandbreite 33x(32÷8)=132 MBit/s.

③Uhrsynchronisation/asynchron: Der Bus, bei dem die Daten auf dem Bus synchron mit der Uhr arbeiten, wird als synchroner Bus bezeichnet, und der Bus, der asynchron mit der Uhr arbeitet, wird als asynchroner Bus bezeichnet.

④Busmultiplex: Zwei Signale werden zeitgesteuert auf einer Signalleitung übertragen. Beispielsweise sind der Adressbus und der Datenbus normalerweise physisch getrennte Busse. Der Adressbus überträgt Adresscodes und der Datenbus überträgt Dateninformationen. Um die Nutzung des Busses zu verbessern und das Design zu optimieren, teilen sich der Adressbus und der Datenbus einen Satz physikalischer Leitungen, und die Adresssignale und Datensignale werden zeitgesteuert auf diesem Satz physikalischer Leitungen übertragen. Das ist das Multiplexen des Busses.

⑤ Anzahl der Signalleitungen: die Summe der drei Busnummern: Adressbus, Datenbus und Steuerbus.

⑥Bussteuerungsmodus: einschließlich Burst-Arbeit, automatische Konfiguration, Arbitrierungsmodus, Logikmodus, Zählmodus usw.

⑦Andere Indikatoren: wie Belastbarkeit, Versorgungsspannung (ob 5 V oder 3,3 V verwendet werden), ob die Busbreite erweitert werden kann usw.

Bussteuerung

Verkettete Abfragen: empfindlich gegenüber Schaltungsfehlern

Zähler-Timing-Abfrage: Nicht so empfindlich gegenüber Schaltungsfehlern wie die Kettenabfrage, aber die Steuerung ist komplex

Unabhängige Anforderungsmethode: schnelle Reaktion, flexible Prioritäts- und Grenzsequenz, komplexe Steuerung

Steuerung der Buskommunikation

Buszyklus

Phase der Anwendungszuteilung

Adressierungsphase

Transferphase

Endstadium

Kommunikationsmethode

Synchrone Kommunikation

Asynchrone Kommunikation

(1) Keine Verriegelungsmethode Nachdem das Master-Modul das Anforderungssignal gesendet hat, muss es nicht auf das Antwortsignal vom Slave-Modul warten. Stattdessen bestätigt es nach einer gewissen Zeit, dass das Slave-Modul das Anforderungssignal empfangen hat, und bricht dann sein Anforderungssignal ab. Nachdem das Slave-Modul das Anforderungssignal empfangen hat, bricht es das Anforderungssignal ab, wenn die Bedingungen dies zulassen. Wenn das Modul läuft, wird nach einer gewissen Zeit ein Antwortsignal gesendet (die Einstellungen für diesen Zeitraum sind für verschiedene Geräte unterschiedlich). Nachdem bestätigt wurde, dass das Hauptmodul das Antwortsignal empfangen hat, löscht es das Antwortsignal automatisch. Es ist ersichtlich, dass zwischen den Kommunikationsparteien keine ineinandergreifende Beziehung besteht. Wenn die CPU beispielsweise Informationen in den Hauptspeicher schreibt, muss die CPU nacheinander Adresssignale bereitstellen, Befehle schreiben und Daten schreiben, was bedeutet, dass diese Methode verwendet wird.

(2) Halbverriegelungsmethode Wenn das Master-Modul ein Anforderungssignal sendet, muss es auf das Antwortsignal vom Slave-Modul warten, bevor es sein Anforderungssignal abbricht. Es besteht eine Verriegelungsbeziehung, während das Slave-Modul nach dem Empfang des Anforderungssignals ein Antwortsignal sendet Sie müssen warten, um zu erfahren, dass das Anforderungssignal vom Mastermodul abgebrochen wurde, aber das Antwortsignal wird nach einer gewissen Zeit automatisch abgebrochen, ohne dass eine Verriegelungsbeziehung besteht. Da auf einer Seite eine ineinandergreifende Beziehung besteht und auf der anderen Seite keine ineinandergreifende Beziehung besteht, spricht man von einer halbverriegelnden Methode. Wenn beispielsweise in einem System mit mehreren Maschinen eine CPU auf den gemeinsam genutzten Speicher (Speicher, auf den alle CPUs zugreifen können) zugreifen muss, muss die CPU, nachdem sie einen Speicherzugriffsbefehl ausgegeben hat, ein Antwortsignal erhalten, dass der Speicher nicht belegt ist, bevor sie dies tun kann Führen Sie tatsächlich den Speicherzugriffsvorgang durch.

(3) Vollständige Verriegelungsmethode Wenn das Master-Modul ein Anforderungssignal sendet, muss es auf die Antwort des Slave-Moduls warten, bevor es sein Anforderungssignal abbricht. Wenn das Slave-Modul ein Antwortsignal sendet, muss es warten, bis es darüber informiert wird, dass das Anforderungssignal des Master-Moduls zuvor abgebrochen wurde das Antwortsignal abbrechen. Zwischen den beiden Parteien besteht eine ineinandergreifende Beziehung, daher wird dies als vollständige Verriegelungsmethode bezeichnet. Beispielsweise wenden bei der Netzwerkkommunikation beide Kommunikationsparteien eine vollständig ineinandergreifende Methode an. Asynchrone Kommunikation kann für parallele Übertragung oder serielle Übertragung verwendet werden. Die asynchrone Parallelkommunikation ist in Abbildung 5.6 zu sehen, in der „Ready“ und „Strobe“ Kontaktsignale sind. Bei der asynchronen seriellen Kommunikation gibt es keinen Synchronisationstakt und es besteht keine Notwendigkeit, während der Datenübertragung Synchronisationssignale zu übertragen. Um die übertragenen Zeichen zu bestätigen, ist das vereinbarte Zeichenformat: 1 Startbit (niedriger Pegel), 5 bis 8 Datenbits (z. B. ASCII-Code ist 7 Bits), 1 Paritätsbit (zur Fehlererkennung) 1 oder 1,5 oder 2 Stoppbits (hoch). Beim Senden folgt auf das Startbit das niedrigste Bit des zu übertragenden Zeichens und am Ende jedes Zeichens ein Stoppbit mit hohem Pegel. Das Startbit bis zum Endbit bilden einen Frame, und das Intervall zwischen zwei Frames kann beliebig lang sein. Abbildung 3.19 ist ein asynchrones serielles Übertragungsformat mit zwei Datenübertragungsraten. Abbildung 3.19 (a) hat Leerlaufbits (hoher Pegel) zwischen zwei Frames, während Abbildung 3.19 (b) keine Leerlaufbits zwischen zwei Frames hat, also die Datenübertragungsrate ist höher.

halbsynchrone Kommunikation

Separate Kommunikation